ข้อดีของการส่งข้อมูล MIPI เป็นอินเทอร์เฟซการแสดงผล

   ด้วยการมาถึงของยุคอัจฉริยะ 5G และ AI ระดับโลก ประสิทธิภาพของชิป CPU ในผลิตภัณฑ์ฮาร์ดแวร์ได้รับการปรับปรุงอย่างมาก และข้อกำหนดสำหรับอินเทอร์เฟซหน้าจอ LCD ก็เพิ่มขึ้นเช่นกัน ความต้องการอินเทอร์เฟซการส่งข้อมูลความเร็วสูง MIPI กำลังเพิ่มขึ้น หลังจากการวิจัยและพัฒนามาเป็นเวลานานและการลงทุนที่เพิ่มขึ้น บริษัทของเรา เราได้เปิดตัวจอแสดงผลอินเทอร์เฟซ MIPI หลากหลายขนาดตั้งแต่ 1.14 นิ้วไปจนถึง 10.1 นิ้ว โดยมีอินเทอร์เฟซ MIPI ให้ลูกค้าเลือกสรรตอบสนองความต้องการของลูกค้าทั้งขนาดเล็กและใหญ่ หน้าจอ LCD อินเทอร์เฟซ MIPI ขนาดกลาง

   MIPI ได้รับการปรับแต่งเป็นพิเศษสำหรับการใช้งานที่ไวต่อพลังงาน โดยใช้การแกว่งของสัญญาณแอมพลิจูดต่ำในโหมดความเร็วสูง (การถ่ายโอนข้อมูล) 

   เนื่องจาก MIPI ใช้การส่งสัญญาณดิฟเฟอเรนเชียล การออกแบบจึงต้องได้รับการออกแบบอย่างเคร่งครัดตามกฎทั่วไปของการออกแบบดิฟเฟอเรนเชียล กุญแจสำคัญคือการบรรลุการจับคู่อิมพีแดนซ์แบบดิฟเฟอเรนเชียล โปรโตคอล MIPI กำหนดว่าค่าอิมพีแดนซ์ดิฟเฟอเรนเชียลของสายส่งคือ 80-125 โอห์ม

    MIPI ได้รับการปรับแต่งเป็นพิเศษสำหรับการใช้งานที่ไวต่อพลังงาน โดยใช้การแกว่งของสัญญาณแอมพลิจูดต่ำในโหมดความเร็วสูง (การถ่ายโอนข้อมูล)

    เนื่องจาก MIPI ใช้การส่งสัญญาณดิฟเฟอเรนเชียล การออกแบบจึงต้องได้รับการออกแบบอย่างเคร่งครัดตามกฎทั่วไปของการออกแบบดิฟเฟอเรนเชียล กุญแจสำคัญคือการบรรลุการจับคู่อิมพีแดนซ์แบบดิฟเฟอเรนเชียล โปรโตคอล MIPI กำหนดว่าค่าอิมพีแดนซ์ดิฟเฟอเรนเชียลของสายส่งคือ 80-125 โอห์ม

  MIPI ระบุช่องสัญญาณนาฬิกาที่แตกต่างกัน (ช่องทาง) และจำนวนช่องทางข้อมูลที่ปรับขนาดได้ตั้งแต่ 1 ถึง 4 ซึ่งสามารถปรับอัตราข้อมูลได้ตามความต้องการของโปรเซสเซอร์และอุปกรณ์ต่อพ่วง นอกจากนี้ ข้อกำหนด MIPI D-PHY จะให้เฉพาะช่วงอัตราข้อมูลและไม่ได้ระบุอัตราการทำงานที่เฉพาะเจาะจง ในแอปพลิเคชัน ช่องข้อมูลที่มีอยู่และอัตราข้อมูลจะถูกกำหนดโดยอุปกรณ์ทั้งสองด้านของอินเทอร์เฟซ อย่างไรก็ตาม MIPI D-PHY IP core ที่มีอยู่ในปัจจุบันสามารถให้อัตราการถ่ายโอนสูงถึง 1 Gbps ต่อช่องทางข้อมูล ซึ่งหมายความว่า MIPI เหมาะสมอย่างยิ่งสำหรับแอปพลิเคชันประสิทธิภาพสูงในปัจจุบันและอนาคตอย่างไม่ต้องสงสัย

   มีประโยชน์อีกประการหนึ่งในการใช้ MIPI เป็นส่วนต่อประสานข้อมูล MIPI เหมาะอย่างยิ่งสำหรับสมาร์ทโฟนใหม่และการออกแบบ MID เนื่องจากสถาปัตยกรรม MIPI DSI และ CSI-2 นำความยืดหยุ่นมาสู่การออกแบบใหม่ๆ และรองรับคุณสมบัติที่น่าสนใจ เช่น จอแสดงผล XGA และกล้องที่มีความละเอียดสูงกว่า 8 ล้านพิกเซล ด้วยความสามารถด้านแบนด์วิดธ์ที่นำเสนอโดยการออกแบบโปรเซสเซอร์ที่เปิดใช้งาน MIPI ใหม่ ตอนนี้จึงเป็นไปได้ที่จะพิจารณาใช้ประโยชน์จากอินเทอร์เฟซ MIPI เดียวเพื่อเปิดใช้งานคุณสมบัติใหม่ เช่น จอแสดงผลสองหน้าจอความละเอียดสูงและ/หรือกล้องคู่

    ในการออกแบบที่รวมคุณสมบัติเหล่านี้ สวิตช์แอนะล็อกแบนด์วิธสูงที่ออกแบบและปรับให้เหมาะสมสำหรับสัญญาณ MIPI เช่น FSA642 ของ Fairchild Semiconductor สามารถใช้สลับระหว่างจอแสดงผลหลายจอหรือส่วนประกอบของกล้องได้ FSA642 เป็นสวิตช์แอนะล็อกแบบ Differential Single-Pole Double-Throw (SPDT) แบนด์วิธสูง 3 ทางที่สามารถแชร์ช่องสัญญาณนาฬิกา MIPI หนึ่งช่องและช่องข้อมูล MIPI สองช่องระหว่างอุปกรณ์ต่อพ่วง MIPI สองเครื่อง สวิตช์ดังกล่าวสามารถให้ข้อดีเพิ่มเติมบางประการได้: การแยกสัญญาณปลอม (สตับ) ออกจากอุปกรณ์ที่ไม่ได้เลือก และเพิ่มความยืดหยุ่นในการกำหนดเส้นทางและการจัดวางอุปกรณ์ต่อพ่วง เพื่อให้มั่นใจว่าการออกแบบสวิตช์ทางกายภาพเหล่านี้บนเส้นทางการเชื่อมต่อ MIPI จะประสบความสำเร็จ นอกเหนือจากแบนด์วิดท์แล้ว จะต้องพิจารณาพารามิเตอร์สวิตช์หลักบางตัวต่อไปนี้:

1. การแยกออกจากกัน: เพื่อรักษาความสมบูรณ์ของสัญญาณของนาฬิกา/เส้นทางข้อมูลที่ใช้งานอยู่ สวิตช์จำเป็นต้องมีประสิทธิภาพการแยกออกจากกันอย่างมีประสิทธิภาพ สำหรับสัญญาณดิฟเฟอเรนเชียล MIPI ความเร็วสูงที่ 200mV และโหมดทั่วไปไม่ตรงกันสูงสุดที่ 5mV การแยกระหว่างเส้นทางสวิตช์ควรอยู่ที่ -30dBm หรือดีกว่า

2. ความแตกต่างการหน่วงเวลาแบบดิฟเฟอเรนเชียล: ความแตกต่างการหน่วงเวลา (เอียง) ระหว่างสัญญาณภายในคู่ดิฟเฟอเรนเชียล (ความแตกต่างการหน่วงเวลาคู่ภายในดิฟเฟอเรนเชียล) และความแตกต่างการหน่วงเวลาระหว่างจุดตัดกันดิฟเฟอเรนเชียลของนาฬิกาและช่องข้อมูล (ความแตกต่างการหน่วงเวลาระหว่างช่องสัญญาณ ) จะต้องลดลงเหลือ 50 ps ขึ้นไป เล็ก. สำหรับพารามิเตอร์เหล่านี้ ประสิทธิภาพส่วนต่างการหน่วงเวลาที่ดีที่สุดในอุตสาหกรรมสำหรับสวิตช์ประเภทนี้ปัจจุบันอยู่ระหว่าง 20 ps ถึง 30 ps

3. อิมพีแดนซ์ของสวิตช์: ข้อควรพิจารณาหลักประการที่สามในการเลือกสวิตช์แอนะล็อกคือการแลกเปลี่ยนระหว่างคุณลักษณะอิมพีแดนซ์ของความต้านทานออน (RON) และออนคาปาซิเตอร์ (CON) ลิงก์ MIPI D-PHY รองรับทั้งโหมดการรับส่งข้อมูลพลังงานต่ำและโหมดการรับส่งข้อมูลความเร็วสูง ดังนั้นควรเลือก RON ของสวิตช์อย่างสมดุลเพื่อเพิ่มประสิทธิภาพการทำงานของโหมดการทำงานแบบผสม ตามหลักการแล้ว ควรตั้งค่าพารามิเตอร์นี้แยกกันสำหรับโหมดการทำงานแต่ละโหมด การรวม RON ที่เหมาะสมที่สุดสำหรับแต่ละโหมดและทำให้การสลับ CON ต่ำมากเป็นสิ่งสำคัญในการรักษาอัตราการสลูว์ที่เครื่องรับ กฎทั่วไปคือการรักษา CON ให้ต่ำกว่า 10 pF จะช่วยหลีกเลี่ยงการเสื่อมสภาพ (ยาวขึ้น) ของเวลาในการเปลี่ยนสัญญาณผ่านสวิตช์ในโหมดความเร็วสูง

   เมื่อเทียบกับพอร์ตขนาน โมดูลอินเทอร์เฟซ MIPI มีข้อดีคือ ความเร็วที่รวดเร็ว การส่งข้อมูลจำนวนมาก การใช้พลังงานต่ำ และการป้องกันสัญญาณรบกวนที่ดี พวกเขาได้รับความนิยมจากลูกค้ามากขึ้นเรื่อยๆ และกำลังเติบโตอย่างรวดเร็ว ตัวอย่างเช่น โมดูล 8M ที่มีทั้ง MIPI และการส่งผ่านพอร์ตขนานต้องมีสายส่งอย่างน้อย 11 เส้นและนาฬิกาเอาท์พุตสูงถึง 96M เพื่อให้ได้เอาต์พุตเต็มพิกเซล 12FPS เมื่อใช้การส่งผ่านพอร์ตขนาน 8 บิต อย่างไรก็ตาม การใช้อินเทอร์เฟซ MIPI ต้องการเพียง 2 A Channel ของสายส่ง 6 เส้นเท่านั้นที่สามารถบรรลุอัตราเฟรม 12FPS ภายใต้พิกเซลเต็ม และปริมาณการใช้ปัจจุบันจะต่ำกว่าการส่งผ่านพอร์ตขนานประมาณ 20MA เนื่องจาก MIPI ใช้การส่งสัญญาณดิฟเฟอเรนเชียล การออกแบบจึงต้องได้รับการออกแบบอย่างเคร่งครัดตามกฎทั่วไปของการออกแบบดิฟเฟอเรนเชียล กุญแจสำคัญคือการบรรลุการจับคู่อิมพีแดนซ์แบบดิฟเฟอเรนเชียล โปรโตคอล MIPI กำหนดว่าค่าอิมพีแดนซ์ดิฟเฟอเรนเชียลของสายส่งคือ 80-125 โอห์ม