หน้าจอ LCD อินเทอร์เฟซ MIPI ขนาดเล็ก ตอบสนองรวดเร็ว ออกแบบเรียบง่าย

ด้วยการมาถึงของยุคอัจฉริยะ 5G และ AI ระดับโลก ประสิทธิภาพของชิป CPU ของผลิตภัณฑ์ฮาร์ดแวร์ได้รับการปรับปรุงอย่างมาก และข้อกำหนดสำหรับอินเทอร์เฟซหน้าจอ LCD ก็เพิ่มขึ้นเช่นกัน ความต้องการอินเทอร์เฟซการส่งข้อมูลความเร็วสูง MIPI กำลังเพิ่มขึ้น หน้าจอ LCD ของอินเทอร์เฟซ MIPI มีขนาด 3.5 นิ้วขึ้นไปเสมอ สำหรับหน้าจอความละเอียดสูง ไม่มีผลิตภัณฑ์อินเทอร์เฟซ MIPI ในตลาดสำหรับหน้าจอขนาดเล็กที่ต่ำกว่าหน้าจอ LCD ขนาด 3.5 นิ้ว หลังจากการวิจัยและพัฒนาเป็นเวลานานและการลงทุนที่เพิ่มขึ้น บริษัทของเราได้เปิดตัวหน้าจอ LCD อินเทอร์เฟซ MIPI ขนาดเล็กที่หลากหลาย รวมถึงอินเทอร์เฟซ MIPI ขนาด 2.0 นิ้วและอินเทอร์เฟซ MIPI ขนาด 2.4 นิ้ว, อินเทอร์เฟซ MIPI ขนาด 2.8 นิ้ว, MIPI ขนาด 3.0 นิ้ว อินเทอร์เฟซอินเทอร์เฟซ MIPI ขนาด 3.2 นิ้ว LCD หน้าจอทำจากวัสดุ IPS ซึ่งเหนือกว่าหน้าจอ LCD สำเร็จรูปในตลาดมากในแง่ของเอฟเฟกต์การแสดงผล มุมมอง และความเร็วในการรับส่งข้อมูล เพื่อตอบสนองความต้องการของ ลูกค้าสำหรับหน้าจอ LCD อินเทอร์เฟซ MIPI ขนาดเล็ก ขณะนี้ผลิตภัณฑ์ทั้งสองนี้สามารถเทียบเคียงได้กับลูกค้าในประเทศและต่างประเทศในด้านอุปทานการผลิตจำนวนมาก
MIPI ได้รับการปรับแต่งเป็นพิเศษสำหรับการใช้งานที่ไวต่อพลังงาน โดยใช้การแกว่งของสัญญาณแอมพลิจูดต่ำในโหมดความเร็วสูง (การถ่ายโอนข้อมูล) รูปที่ 2 เปรียบเทียบการแกว่งสัญญาณของ MIPI กับเทคนิคดิฟเฟอเรนเชียลอื่นๆ
เนื่องจาก MIPI ใช้การส่งสัญญาณดิฟเฟอเรนเชียล การออกแบบจึงต้องได้รับการออกแบบอย่างเคร่งครัดตามกฎทั่วไปของการออกแบบดิฟเฟอเรนเชียล กุญแจสำคัญคือการบรรลุการจับคู่อิมพีแดนซ์แบบดิฟเฟอเรนเชียล โปรโตคอล MIPI กำหนดว่าค่าอิมพีแดนซ์ดิฟเฟอเรนเชียลของสายส่งคือ 80-125 โอห์ม
MIPI ได้รับการปรับแต่งเป็นพิเศษสำหรับการใช้งานที่ไวต่อพลังงาน โดยใช้การแกว่งของสัญญาณแอมพลิจูดต่ำในโหมดความเร็วสูง (การถ่ายโอนข้อมูล) รูปที่ 2 เปรียบเทียบการแกว่งสัญญาณของ MIPI กับเทคนิคดิฟเฟอเรนเชียลอื่นๆ
เนื่องจาก MIPI ใช้การส่งสัญญาณดิฟเฟอเรนเชียล การออกแบบจึงต้องได้รับการออกแบบอย่างเคร่งครัดตามกฎทั่วไปของการออกแบบดิฟเฟอเรนเชียล กุญแจสำคัญคือการบรรลุการจับคู่อิมพีแดนซ์แบบดิฟเฟอเรนเชียล โปรโตคอล MIPI กำหนดว่าค่าอิมพีแดนซ์ดิฟเฟอเรนเชียลของสายส่งคือ 80-125 โอห์ม

รูปที่ 2: การเปรียบเทียบความกว้างของสัญญาณสำหรับเทคนิคการแกว่งที่แตกต่างกันที่เป็นที่นิยม

-------------------------------------------------- -------------------------------------------------- -------------------------------------------------- -------------------------------------------------- ------------

MIPI ระบุช่องทางสัญญาณนาฬิกาที่แตกต่างกัน (ช่องทาง) และช่องทางข้อมูลที่ปรับขนาดได้ตั้งแต่ 1 ถึง 4 ซึ่งสามารถปรับอัตราข้อมูลได้ตามความต้องการของโปรเซสเซอร์และอุปกรณ์ต่อพ่วง นอกจากนี้ ข้อกำหนด MIPI D-PHY จะให้ช่วงอัตราข้อมูลเท่านั้น และไม่ได้ระบุอัตราการทำงานที่เฉพาะเจาะจง ในแอปพลิเคชัน ช่องทางข้อมูลที่มีอยู่และอัตราข้อมูลจะถูกกำหนดโดยอุปกรณ์ที่ปลายทั้งสองด้านของอินเทอร์เฟซ อย่างไรก็ตาม MIPI D-PHY IP core ที่มีอยู่ในปัจจุบันสามารถให้อัตราการถ่ายโอนสูงถึง 1 Gbps ต่อช่องทางข้อมูล ซึ่งหมายความว่า MIPI เหมาะอย่างยิ่งสำหรับแอปพลิเคชันที่มีประสิทธิภาพสูงในปัจจุบันและอนาคต
มีข้อดีอีกประการหนึ่งของการใช้ MIPI เป็นส่วนต่อประสานข้อมูล MIPI เหมาะอย่างยิ่งสำหรับสมาร์ทโฟนใหม่และการออกแบบ MID เนื่องจากสถาปัตยกรรม MIPI DSI และ CSI-2 นำความยืดหยุ่นมาสู่การออกแบบใหม่ๆ และรองรับคุณสมบัติที่น่าสนใจ เช่น จอแสดงผล XGA และกล้องมากกว่า 8 ล้านพิกเซล ด้วยความสามารถด้านแบนด์วิธที่นำเสนอโดยการออกแบบโปรเซสเซอร์ที่เปิดใช้งาน MIPI ใหม่ ขณะนี้สามารถพิจารณาใช้อินเทอร์เฟซ MIPI เดียวได้ เช่น จอแสดงผลสองหน้าจอความละเอียดสูง และ/หรือกล้องคู่
    In designs that incorporate these capabilities, high-bandwidth analog switches designed and optimized for MIPI signals, such as Fairchild Semiconductor's FSA642, can be used to switch between multiple display or camera components. The FSA642 is a high-bandwidth triple differential single-pole double-throw (SPDT) analog switch capable of sharing one MIPI clock lane and two MIPI data lanes between two peripheral MIPI devices. Such switches can provide some additional advantages: isolation of stray signals (stubs) from non-selected devices, and increased routing and peripheral placement flexibility. To ensure the successful design of these physical switches on the MIPI interconnect path, in addition to bandwidth, some key switch parameters must be considered:

1. การแยกส่วน: เพื่อรักษาความสมบูรณ์ของสัญญาณของนาฬิกา/เส้นทางข้อมูลที่ใช้งานอยู่ สวิตช์จำเป็นต้องมีประสิทธิภาพการแยกส่วนที่มีประสิทธิภาพ สำหรับสัญญาณดิฟเฟอเรนเชียล MIPI ความเร็วสูงที่ 200mV โดยมีโหมดทั่วไปไม่ตรงกันสูงสุดที่ 5mV การแยกสัญญาณระหว่างเส้นทางสวิตช์ควรอยู่ที่ -30dBm หรือดีกว่า

2. ความแตกต่างความล่าช้าที่แตกต่างกัน: ความแตกต่างล่าช้า (เอียง) ระหว่างสัญญาณภายในของคู่ที่แตกต่างกัน (ความแตกต่างล่าช้าภายในคู่ที่แตกต่างกัน) และความแตกต่างล่าช้าระหว่างจุดข้ามที่แตกต่างกันของนาฬิกาและช่องข้อมูล (ความแตกต่างล่าช้าระหว่างช่องสัญญาณ ) จะต้องลดลงเหลือ 50 PS หรือมากกว่า Small สำหรับพารามิเตอร์เหล่านี้ ประสิทธิภาพการหน่วงเวลาส่วนต่างที่ดีที่สุดในอุตสาหกรรมสำหรับสวิตช์ประเภทนี้ปัจจุบันอยู่ในช่วง 20 ps ถึง 30 ps

3. ความต้านทานของสวิตช์: ข้อควรพิจารณาหลักประการที่สามเมื่อเลือกสวิตช์แอนะล็อกคือการแลกเปลี่ยนระหว่างคุณลักษณะอิมพีแดนซ์ของความต้านทานออน (RON) และออนคาปาซิแทนซ์ (CON) ลิงก์ MIPI D-PHY รองรับทั้งโหมดการถ่ายโอนข้อมูลพลังงานต่ำและโหมดการถ่ายโอนข้อมูลความเร็วสูง ดังนั้นควรเลือก RON ของสวิตช์อย่างสมดุลเพื่อเพิ่มประสิทธิภาพการทำงานของโหมดการทำงานแบบผสม ตามหลักการแล้ว ควรตั้งค่าพารามิเตอร์นี้แยกกันสำหรับโหมดการทำงานแต่ละโหมด การรวม RON ที่ดีที่สุดสำหรับแต่ละโหมดและการรักษาระดับ CON ของสวิตช์ให้ต่ำเป็นสิ่งสำคัญมากในการรักษาอัตราการสลูว์ที่เครื่องรับ ตามกฎทั่วไป การรักษา CON ให้ต่ำกว่า 10 pF จะช่วยหลีกเลี่ยงการเสื่อมสภาพ (การขยาย) ของเวลาในการเปลี่ยนสัญญาณผ่านสวิตช์ในโหมดความเร็วสูง

-------------------------------------------------- -------------------------------------------------- ----------------------
เมื่อเทียบกับพอร์ตขนาน โมดูลอินเทอร์เฟซ MIPI มีข้อดีคือความเร็วที่รวดเร็ว ข้อมูลที่ส่งจำนวนมาก ใช้พลังงานต่ำ และป้องกันการรบกวนที่ดี เป็นที่ชื่นชอบของลูกค้ามากขึ้นเรื่อยๆ และกำลังเติบโตอย่างรวดเร็ว ตัวอย่างเช่น โมดูล 8M ที่มีทั้ง MIPI และการส่งผ่านพอร์ตขนานต้องมีสายส่งอย่างน้อย 11 เส้นและนาฬิกาเอาท์พุตสูงถึง 96M เพื่อให้ได้เอาต์พุตเต็มพิกเซล 12FPS ในขณะที่ใช้อินเทอร์เฟซ MIPI ต้องการเพียง 2 อัตราเฟรม 12FPS ภายใต้พิกเซลเต็มสามารถทำได้ด้วยสายส่ง 6 เส้นในช่องสัญญาณ และปริมาณการใช้กระแสไฟจะต่ำกว่าการส่งผ่านพอร์ตขนานประมาณ 20MA เนื่องจาก MIPI ใช้การส่งสัญญาณดิฟเฟอเรนเชียล การออกแบบจึงต้องได้รับการออกแบบอย่างเคร่งครัดตามกฎทั่วไปของการออกแบบดิฟเฟอเรนเชียล กุญแจสำคัญคือการบรรลุการจับคู่อิมพีแดนซ์แบบดิฟเฟอเรนเชียล โปรโตคอล MIPI กำหนดว่าค่าอิมพีแดนซ์ดิฟเฟอเรนเชียลของสายส่งคือ 80-125 โอห์ม
รูปด้านบนเป็นสถานะการออกแบบส่วนต่างในอุดมคติโดยทั่วไป เพื่อให้มั่นใจถึงความต้านทานส่วนต่าง ควรเลือกความกว้างของเส้นและระยะห่างระหว่างบรรทัดอย่างระมัดระวังตามการจำลองซอฟต์แวร์ เพื่อใช้ประโยชน์จากเส้นดิฟเฟอเรนเชียล คู่เส้นดิฟเฟอเรนเชียลควรต่อเข้าด้วยกันอย่างแน่นหนาภายใน และรูปร่างของเส้นควรจะสมมาตร แม้แต่ตำแหน่งของรูทะลุก็ยังต้องวางอย่างสมมาตร เส้นดิฟเฟอเรนเชียลจะต้องมีความยาวเท่ากันเพื่อหลีกเลี่ยงความล่าช้าในการส่งที่ทำให้เกิดข้อผิดพลาดบิต นอกจากนี้ สิ่งสำคัญคือต้องทราบว่าเพื่อให้เกิดการมีเพศสัมพันธ์ที่แน่นหนา อย่าใช้สายกราวด์ตรงกลางคู่ดิฟเฟอเรนเชียล และคำจำกัดความของ PIN ก็ดีที่สุดเช่นกัน หลีกเลี่ยงการวางแผ่นกราวด์ระหว่างคู่ดิฟเฟอเรนเชียล (อ้างอิงถึง เส้นดิฟเฟอเรนเชียลที่อยู่ติดกันทางกายภาพ)
ต่อไปนี้จะแนะนำโหมดช่องสัญญาณและระดับออนไลน์ของ MIPI โดยย่อ ในโหมดการทำงานปกติ ช่องข้อมูลจะอยู่ในโหมดความเร็วสูงหรือโหมดควบคุม ในโหมดความเร็วสูง สถานะของช่องสัญญาณจะต่างกัน 0 หรือ 1 นั่นคือเมื่อ P ในคู่เส้นสูงกว่า N จะถูกกำหนดเป็น 1 และเมื่อ P ต่ำกว่า N จะถูกกำหนดเป็น 0 ที่ คราวนี้แรงดันไฟฟ้าของสายทั่วไปจะต่างกัน 200MV โปรดทราบว่าสัญญาณภาพจะถูกส่งในโหมดความเร็วสูงเท่านั้น ในโหมดควบคุม แอมพลิจูดทั่วไปของระดับสูงคือ 1.2V ในขณะนี้ สัญญาณบน P และ N ไม่ใช่สัญญาณที่แตกต่างกัน แต่เป็นอิสระจากกัน เมื่อ P คือ 1.2V, N เมื่อเป็น 1.2V เช่นกัน โปรโตคอล MIPI จะกำหนดสถานะเป็น LP11 ในทำนองเดียวกัน เมื่อ P คือ 1.2V และ N คือ 0V สถานะที่กำหนดคือ LP10 และอื่นๆ ในโหมดควบคุมสามารถประกอบด้วย LP11, LP10, LP01 และ LP00 รัฐต่างๆ โปรโตคอล MIPI กำหนดว่าการกำหนดเวลาที่แตกต่างกันซึ่งประกอบด้วยสี่สถานะที่แตกต่างกันของโหมดควบคุมแสดงถึงการเข้าหรือออกจากโหมดความเร็วสูง ตัวอย่างเช่น หลังจากลำดับ LP11-LP01-LP00 ให้เข้าสู่โหมดความเร็วสูง รูปด้านล่างคือภาพประกอบของระดับเส้น